Quy trình kiểm thử tự động cho chip AI biên theo chuẩn JEDEC

Đề xuất xây dựng quy trình kiểm thử wafer và kiểm thử sau đóng gói cho dòng chip AI biên do Viện phát triển.

---

Thành viên tham gia

• KS. Nguyễn Văn Chiến Thắng Chủ nhiệm
• KS. Trần Minh Tân Thành viên