KS. Bùi Chính Luận

Giới thiệu

Tham gia thiết kế bộ tăng tốc mạng nơ-ron tích chập trên FPGA và ASIC.

---

Dự án tham gia

• Thiết kế lõi vi xử lý RISC-V 64-bit hỗ trợ tập lệnh vector Thiết kế RTL
• Bộ tăng tốc mạng nơ-ron tích chập trên chip cho camera biên Thiết kế RTL